Simulador de sistema de potência — desenhe uma topologia unifilar e execute os estudos

Esta página é o ponto de entrada do esquema no simulador e o único acionador do pipeline de projeto. Os dispositivos são arrastados para a tela (rede, transformador, aparelhagem MT / BT, barramento, disjuntor, ATS, UPS, carga, PV, armazenamento, grupo gerador, eólico) e ligados, e depois uma chamada POST /api/design devolve todo o conjunto de cálculo — design.sc, pf, lf, cableSchedule, selection, bom, econ, draw mais o bloco design.study{}. A tela em si não calcula física: todos os números vêm dos módulos do motor cujas normas são indicadas nas suas próprias páginas (IEC 60909 para curto-circuito, GB 20052 para perdas e rendimento do transformador, e a fonte única de parâmetros engines/params.js). O diagrama unifilar em tempo real, os cartões de projeto e a folha de regulação das proteções leem todos a mesma resposta do motor.

Tudo o que está a jusante herda o que aqui é introduzido. Os tipos de dispositivo decidem quais estudos existem, as potências decidem os veredictos de suportabilidade e carregamento, e a seção / comprimento / material do cabo introduzidos em cada ligação são a fonte única partilhada pelo curto-circuito, fluxo de carga, repartição de perdas e caderno de cabos. As verificações de topologia (nó não ligado, porta pendente, potência em falta, laço ilegal) correm antes de qualquer cálculo, pelo que uma tela errada é detetada aqui em vez de aparecer como um número estranho três páginas depois. É também o único local onde um esquema é escrito uma vez e reutilizado por todas as outras páginas através da biblioteca de esquemas.

Entrada: nós e arestas (cada aresta carrega lenM, seção, material, condutores), condições externas (Ssc, X/R, nível de tensão), o caso operativo (run.gridOperation) e os interruptores de estudo (studyOptions) → cadeia: engines/params.js achata a tela em flatNodes / flatEdges e resolve todos os padrões (um comprimento ausente recorre a DEFAULT_LEN_M; um valor ilegal recorre a um padrão seguro e gera uma entrada em warnings[]) → a ordem da camada elétrica LAYER é reconstruída e as portas e ligações são validadas → computeDesign executa o pipeline por ordem: (1) curto-circuito por fonte de tensão equivalente IEC 60909 incluindo a impedância da linha no ponto de defeito, (2) fluxo de carga (Ybus com iteração de potência constante), (3) perdas do transformador P0 + Pk×(S/Sn)² com valores típicos GB 20052 quando o utilizador não fornece nenhum, (4) verificação do caderno de cabos e da seleção, (5) quantidades, BOM e economia, depois os blocos opcionais study{} → saída: design.sc, design.pf, design.lf, design.cableSchedule, design.selection, design.bom, design.econ, design.draw e design.study.*. Ligação: alterar a seção de um cabo altera quatro coisas ao mesmo tempo — Zk desce, logo a corrente de defeito sobe (seguem-se o Icw do dispositivo e a seção mínima térmica do cabo), o termo I²R move-se na repartição de perdas, a queda de tensão move-se no fluxo de carga e a sensibilidade da proteção move-se com a corrente de defeito mínima. Alterar o Uk do transformador move o curto-circuito e o fluxo de carga em conjunto, e alterar o comprimento de uma aresta move tanto a impedância no ponto de defeito como a impedância do ramo no fluxo de carga, porque ambos leem o mesmo edge.lenM — há deliberadamente apenas um comprimento no modelo de dados.